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Quad, IEEE 802.3at/af PSE Controller
for Power-over-Ethernet
Table 5. Register Map Summary (continued)
ADDR
REGISTER
NAME
TYPE
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
RESET
STATE
STATUS
0Ch
0Dh
0Eh
0Fh
10h
11h
Port 1 Status
Port 2 Status
Port 3 Status
Port 4 Status
Power Status
Pin Status
R
R
R
R
R
R
—
—
—
—
PGOOD4
—
CLASS1[2]
CLASS2[2]
CLASS3[2]
CLASS4[2]
PGOOD3
—
CLASS1[1]
CLASS2[1]
CLASS3[1]
CLASS4[1]
PGOOD2
SLAVE[1]
CLASS1[0]
CLASS2[0]
CLASS3[0]
CLASS4[0]
PGOOD1
SLAVE[0]
—
—
—
—
PWR_EN4
ID[1]
DET_ST1[2]
DET_ST2[2]
DET_ST3[2]
DET_ST4[2]
PWR_EN3
ID[0]
DET_ST1[1]
DET_ST2[1]
DET_ST3[1]
DET_ST4[1]
PWR_EN2
—
DET_ST1[0]
DET_ST2[0]
DET_ST3[0]
DET_ST4[0]
PWR_EN1
AUTO
0000–0000
0000–0000
0000–0000
0000–0000
0000–0000
00XX–XX0X
CONFIGURATION
12h
Operating Mode R/W
P4_M[1]
P4_M[0]
P3_M[1]
P3_M[0]
P2_M[1]
P2_M[0]
P1_M[1]
P1_M[0]
XXXX–XXXX
13h
Disconnect
Enable
R/W
ACD_EN4
ACD_EN3
ACD_EN2
ACD_EN1
DCD_EN4
DCD_EN3
DCD_EN2
DCD_EN1
XXXX–0000
Detection and
14h
Classification
R/W CLASS_EN4 CLASS_EN3 CLASS_EN2 CLASS_EN1
DET_EN4
DET_EN3
DET_EN2
DET_EN1
XXXX–XXXX
Enable
15h
Midspan Enable R/W
—
—
—
—
MIDSPAN4
MIDSPAN3
MIDSPAN2
MIDSPAN1
0000–XXXX
16h
17h
Reserved
Miscellaneous
Configuration 1
R/W
R/W
—
INT_EN
—
DET_CHG
—
—
—
—
—
—
—
—
—
—
—
—
—
1010–0000
PUSHBUTTONS
Detection/
18h
Classification
W
CLS_PB4
CLS_PB3
CLS_PB2
CLS_PB1
DET_PB4
DET_PB3
DET_PB2
DET_PB1
0000–0000
Pushbutton
19h
1Ah
Power-Enable
Pushbutton
Global
Pushbutton
W
W
PWR_OFF4
INT_CLR
PWR_OFF3
PIN_CLR
PWR_OFF2
—
PWR_OFF1
RESET_IC
PWR_ON4
RESET_P4
PWR_ON3
RESET_P3
PWR_ON2
RESET_P2
PWR_ON1
RESET_P1
0000–0000
0000–0000
GENERAL
1Bh
ID
R
ID_CODE[4] ID_CODE[3] ID_CODE[2] ID_CODE[1] ID_CODE[0]
REV[2]
REV[1]
REV[0]
1101–0000
1Ch
1Dh
1Eh
1Fh
Class 5 Enable
Reserved
TLIM1/2
Programming
TLIM3/4
Programming
R/W
—
R/W
R/W
—
—
TLIM2[3]
TLIM4[3]
—
—
TLIM2[2]
TLIM4[2]
—
—
TLIM2[1]
TLIM4[1]
—
—
TLIM2[0]
TLIM4[0]
CL5_EN4
—
TLIM1[3]
TLIM3[3]
CL5_EN3
—
TLIM1[2]
TLIM3[2]
CL5_EN2
—
TLIM1[1]
TLIM3[1]
CL5_EN1
—
TLIM1[0]
TLIM3[0]
0000–0000
—
0000–0000
0000–0000
27
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